门控时钟的设计和问题请教
时间:10-02
整理:3721RD
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我的设计中存在时钟门控,本来的设计思路是如图所示,这些反相器和与门是在RTL cold中写的用assign语句实现的,
![](../imgqa/etop/ichd/ichd-18537zjzih0aypei.bmp)
综合的时候使用的命令是
create_clock。
set_dont_touch [get_clocks]
set_clock_gating_style
insert_clock_gating
compile
report_clock_gating
综合的结果如下图所示
![](../imgqa/etop/ichd/ichd-18538as42xrq5ikf.bmp)
虽然功能是一样的,但是report_clock_gating结果显示,没有被gated register(0个gated register),
我想请问我这样做难道不是门控时钟吗
还有我将网表拿到EDI做PR,CTS的时候在EN端插入了一长串BUFFER,可气的是还是存在HOLD 违例,我想肯定是哪个地方没有设置对,请问我的hold 违例的问题可能出在哪里了呢?
![](../imgqa/etop/ichd/ichd-18537zjzih0aypei.bmp)
综合的时候使用的命令是
create_clock。
set_dont_touch [get_clocks]
set_clock_gating_style
insert_clock_gating
compile
report_clock_gating
综合的结果如下图所示
![](../imgqa/etop/ichd/ichd-18538as42xrq5ikf.bmp)
虽然功能是一样的,但是report_clock_gating结果显示,没有被gated register(0个gated register),
我想请问我这样做难道不是门控时钟吗
还有我将网表拿到EDI做PR,CTS的时候在EN端插入了一长串BUFFER,可气的是还是存在HOLD 违例,我想肯定是哪个地方没有设置对,请问我的hold 违例的问题可能出在哪里了呢?
补充一句:
create_clock -period 6 [get_ports CP]
CP点作为时钟起点
不要沉,自己顶吧
这部分电路可以直接写成gate,然后例化后,设置dont_touch