怎么在加入Design compiler 综合前加入I/O pad？

最近在利用Design compiler综合一个电路，遇到了一个问题，请问各位高手。
在Tcl scripts中加入了I/O pad 的.db库，并且在verilog code中例化了I/O pad模型，但是在综合的过程中，始终不能通过。
麻烦各位了，谢谢~

不能通过是啥意思?

需要更详细的信息,最好能把log贴出来.或者warning贴出来.

就是手工例化啊， pad和memory一样的，只要放在link library里面
verilog里面例化下就行了

请问PAD一般
是综合前的verilog code 例化
还是手动修改综合后网表例化?

综合前，RTL的时候，和memory和其他macro一样的啊
综合后改了，怎么做formal啊，

我也想知道

do you link the library for IO?

please show us the code and link file and log file.