一个whole_chip设计中在整个流程中，每步需要考虑什么呀？

涉及地内容太多了

一个一个来吧。都讲清楚了，可以写书了。

又是面试题目啊?

如果真是面试题目，直接按照joemool小编的回答就可以了

不是，我只是想看看各位大大的经验，我才好了解我自己还有那些方面欠缺。像面试的时候有时候不清楚面试官想问的意思，我答得也不知所云了。我做项目一直没有良好的学习平台，只有靠自己，所以现在一直半懵懂状态。自己看资料，感觉没方向。哎

不是，我只是想看看各位大大的经验，我才好了解我自己还有那些方面欠缺。像面试的时候有时候不清楚面试官想问的意思，我答得也不知所云了。我做项目一直没有良好的学习平台，只有靠自己，所以现在一直半懵懂状态。自己看资料，感觉没方向。哎

不是，我只是想看看各位大大的经验，我才好了解我自己还有那些方面欠缺。像面试的时候有时候不清楚面试官想问的意思，我答得也不知所云了。我做项目一直没有良好的学习平台，只有靠自己，所以现在一直半懵懂状态。自己看资料，感觉没方向。哎

抛砖引玉吧。
floorplan阶段是整个流程的重点，需要考虑的因素比较多。需要确定initial utilization。IO以及analog等IP的摆放。data flow的分析和对应memory的摆放。如果是较复杂的系统，还需要考虑各个子模块之间的talk，确定各个子模块的相对位置以及channel宽度。
preCTS主要做timing/power/area/congestion的优化，注意congestion map/module hierarchy/high local cell density
CTS，主要判断的指标是latency/transition/level/skew/power/OCV，需要结合postCTS结果进行分析。
PostCTS以后没什么好看的。前面如果顺利了，后面一般比较顺。
尽量在前面预测后面可能会碰到的问题，这样会减少iteration的次数。

我记得你说做过fullchip ?

floorplan 比较重要,一只关系到routing的结果。FP做不好，place的timing可能会差很多的，cts就跟不用提了。
另外IO 也是个问题，需要加多少power pad 怎么加，和具体的位置，需要花时间来做的

power的规划，一开始就要计算怎么做power了，用多少层metal和哪层metal
在place之前要看timing是不是clean的
cts就要看skew了，和latency。很重要的一步
routing 如果cts做的好，可能会有一些timing的问题。但是不会是大问题

补充一下，congestion 有时候也很恶心，想办法解决

嗯，各个观点理解不一样，都有讨论价值的

Good~