LVS的问题

老师有个项目，LVS部分交给我做。第一次做。我说一下我做的步骤，希望大家给些指点。
1.首先在ICC中输出GDS，然后在ICFB中把STD_CELL，一些RAM等等这些MERGE到一块儿，然后STREAM OUT。
2.使用ICC的WRITE_VERILOG指令输出网表，然后使用CALIBRE的V2LVS进行网表转换。
3.进行LVS

下面是我说一下，遇到的问题。版图中我的确找到了对应的STD_cell，比如说INVX1，可是在LVS的report中显示LAYOUT中INVX1是0.总之报告里面的结果是
一塌糊涂，木有找到原因。希望大家给些指点。下面我把LVS_REPORT贴出来。
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# ###
##INCORRECT#
# ###
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Error:Different numbers of nets.
Error:Different numbers of instances.
Error:Connectivity errors.

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CELLSUMMARY
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ResultLayoutSource
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INCORRECTnse_3360_topnse_3360_top

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LVS PARAMETERS
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o LVS Setup:
// LVS COMPONENT TYPE PROPERTY
// LVS COMPONENT SUBTYPE PROPERTY
// LVS PIN NAME PROPERTY
LVS POWER NAME"VDD" "SAVDD?" "?VDD?" "?VCC?" "?vcc?" "?vdd?"
LVS GROUND NAME"VSS" "SAVSS?" "?gnd?" "?GND?" "?VSS?" "?vss?"
LVS CELL SUPPLYNO
LVS RECOGNIZE GATESALL
LVS IGNORE PORTSNO
LVS CHECK PORT NAMESYES
LVS IGNORE TRIVIAL NAMED PORTSNO
LVS BUILTIN DEVICE PIN SWAPYES
LVS ALL CAPACITOR PINS SWAPPABLEYES
LVS DISCARD PINS BY DEVICENO
LVS SOFT SUBSTRATE PINSNO
LVS INJECT LOGICNO
LVS EXPAND UNBALANCED CELLSYES
LVS FLATTEN INSIDE CELLNO
LVS EXPAND SEED PROMOTIONSNO
LVS PRESERVE PARAMETERIZED CELLSNO
LVS GLOBALS ARE PORTSYES
LVS REVERSE WLNO
LVS SPICE PREFER PINSYES
LVS SPICE SLASH IS SPACEYES
LVS SPICE ALLOW FLOATING PINSYES
// LVS SPICE ALLOW INLINE PARAMETERS
LVS SPICE ALLOW UNQUOTED STRINGSNO
LVS SPICE CONDITIONAL LDDNO
LVS SPICE CULL PRIMITIVE SUBCIRCUITSNO
LVS SPICE IMPLIED MOS AREANO
// LVS SPICE MULTIPLIER NAME
LVS SPICE OVERRIDE GLOBALSNO
LVS SPICE REDEFINE PARAMNO
LVS SPICE REPLICATE DEVICESNO
LVS SPICE SCALE X PARAMETERSNO
LVS SPICE STRICT WLNO
// LVS SPICE OPTION
LVS STRICT SUBTYPESNO
LVS EXACT SUBTYPESNO
LAYOUT CASEYES
SOURCE CASEYES
LVS COMPARE CASENAMES
LVS DOWNCASE DEVICENO
LVS REPORT MAXIMUM50
LVS PROPERTY RESOLUTION MAXIMUM65536
// LVS SIGNATURE MAXIMUM
LVS FILTER UNUSED OPTIONAB RC RE RG
LVS REPORT OPTIONA B C D
LVS REPORT UNITSYES
// LVS NON USER NAME PORT
// LVS NON USER NAME NET
// LVS NON USER NAME INSTANCE
// Reduction
LVS REDUCE SERIES MOSNO
LVS REDUCE PARALLEL MOSYES
LVS REDUCE SEMI SERIES MOSNO
LVS REDUCE SPLIT GATESYES
LVS REDUCE PARALLEL BIPOLARYES
LVS REDUCE SERIES CAPACITORSYES
LVS REDUCE PARALLEL CAPACITORSYES
LVS REDUCE SERIES RESISTORSYES
LVS REDUCE PARALLEL RESISTORSYES
LVS REDUCE PARALLEL DIODESYES
LVS REDUCTION PRIORITYPARALLEL
// Trace Property
TRACE PROPERTYmn(n12)l l 5
TRACE PROPERTYmn(n12)w w 5
TRACE PROPERTYmn(n25)l l 5
TRACE PROPERTYmn(n25)w w 5
TRACE PROPERTYmn(nt12)l l 5
TRACE PROPERTYmn(nt12)w w 5
TRACE PROPERTYmn(nt25)l l 5
TRACE PROPERTYmn(nt25)w w 5
TRACE PROPERTYmn(nhvt12)l l 5
TRACE PROPERTYmn(nhvt12)w w 5
TRACE PROPERTYmn(nlvt12)l l 5
TRACE PROPERTYmn(nlvt12)w w 5
TRACE PROPERTYmp(p12)l l 5
TRACE PROPERTYmp(p12)w w 5
TRACE PROPERTYmp(p25)l l 5
TRACE PROPERTYmp(p25)w w 5
TRACE PROPERTYmp(phvt12)l l 5
TRACE PROPERTYmp(phvt12)w w 5
TRACE PROPERTYmp(plvt12)l l 5
TRACE PROPERTYmp(plvt12)w w 5
TRACE PROPERTYm(c1)l l 5
TRACE PROPERTYm(c1)w w 5
TRACE PROPERTYm(c2)l l 5
TRACE PROPERTYm(c2)w w 5
TRACE PROPERTYpvar12_cktwr wr 5
TRACE PROPERTYpvar12_cktlr lr 5
TRACE PROPERTYpvar12_cktnf nf 0
TRACE PROPERTYpvar25_cktwr wr 5
TRACE PROPERTYpvar25_cktlr lr 5
TRACE PROPERTYpvar25_cktnf nf 0
TRACE PROPERTYd(pdio12)a a 5
TRACE PROPERTYd(pdio25)a a 5
TRACE PROPERTYd(ndio12)a a 5
TRACE PROPERTYd(ndio25)a a 5
TRACE PROPERTYd(ntdio12)a a 5
TRACE PROPERTYd(ntdio25)a a 5
TRACE PROPERTYd(plvtdio12)a a 5
TRACE PROPERTYd(phvtdio12)a a 5
TRACE PROPERTYd(nlvtdio12)a a 5
TRACE PROPERTYd(nhvtdio12)a a 5
TRACE PROPERTYd(nwdio)a a 5
TRACE PROPERTYq(pnp12a4)a a 5
TRACE PROPERTYq(pnp12a25)a a 5
TRACE PROPERTYq(pnp12a100)a a 5
TRACE PROPERTYq(pnp25a4)a a 5
TRACE PROPERTYq(pnp25a25)a a 5
TRACE PROPERTYq(pnp25a100)a a 5
TRACE PROPERTYr(rndif_nw)r r 5
TRACE PROPERTYr(rndifsab_nw)r r 5
TRACE PROPERTYr(rnwsti)r r 5
TRACE PROPERTYr(rnwaa)r r 5
TRACE PROPERTYr(rndif)r r 5
TRACE PROPERTYr(rpdif)r r 5
TRACE PROPERTYr(rnpo)r r 5
TRACE PROPERTYr(rnpo_3t)r r 5
TRACE PROPERTYr(rppo)r r 5
TRACE PROPERTYr(rppo_3t)r r 5
TRACE PROPERTYr(rndifsab)r r 5
TRACE PROPERTYr(rpdifsab)r r 5
TRACE PROPERTYr(rnposab)r r 5
TRACE PROPERTYr(rnposab_3t)r r 5
TRACE PROPERTYr(rpposab)r r 5
TRACE PROPERTYr(rpposab_3t)r r 5
TRACE PROPERTYr(rm1)r r 5
TRACE PROPERTYr(rm2)r r 5
TRACE PROPERTYr(rm3)r r 5
TRACE PROPERTYr(rm4)r r 5
TRACE PROPERTYr(rm5)r r 5
TRACE PROPERTYr(rm6)r r 5
TRACE PROPERTYr(rm7)r r 5
TRACE PROPERTYr(rm8)r r 5

CELL COMPARISON RESULTS ( TOP LEVEL )

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# ###
##INCORRECT#
# ###
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Error:Different numbers of nets (see below).
Error:Different numbers of instances (see below).
Error:Connectivity errors.
LAYOUT CELL NAME:nse_3360_top
SOURCE CELL NAME:nse_3360_top
--------------------------------------------------------------------------------------------------------------
INITIAL NUMBERS OF OBJECTS
--------------------------
LayoutSourceComponent Type
--------------------------
Ports:200215*
Nets:673563749856*
Instances:3836040*M (4 pins)
1044381828551*MN (4 pins)
1283905716453*MP (4 pins)
312410048*D (2 pins)
88*Mcore_block (2390 pins)
------------
Total Inst:27150141555060

NUMBERS OF OBJECTS AFTER TRANSFORMATION
---------------------------------------
LayoutSourceComponent Type
--------------------------
Ports:198198
Nets:487545525426*
Instances:1376410*M (4 pins)
283077322305*MN (4 pins)
376337246714*MP (4 pins)
24849664*D (2 pins)
88*Mcore_block (2390 pins)
0221976*INV (2 pins)
018722*NAND2 (3 pins)
01456*NAND3 (4 pins)
0639*NAND4 (5 pins)
04806*NOR2 (3 pins)
0319*NOR3 (4 pins)
0123*NOR4 (5 pins)
03890*AOI_2_1 (4 pins)
0766*AOI_2_1_1 (5 pins)
08748*AOI_2_2 (5 pins)
0671*AOI_2_2_1 (6 pins)
01701*AOI_2_2_2 (7 pins)
0437*AOI_3_1 (5 pins)
014*AOI_3_2 (6 pins)
04*AOI_3_3 (7 pins)
0561*OAI_2_1 (4 pins)
0270*OAI_2_2 (5 pins)
013168*SDW2 (3 pins)
023000*SDW3 (4 pins)
035266*SUP2 (3 pins)
017*SUP3 (4 pins)
01*SPDW_2_2 (5 pins)
0340*SPUP_2_2 (5 pins)
0209*SPUP_2_2_1 (6 pins)
012*SPUP_2_2_2 (7 pins)
670*SM2 (4 pins)
160*SM3 (5 pins)
20*SM4 (6 pins)
60*SMN10 (12 pins)
20*SMN11 (13 pins)
20*SMN12 (14 pins)
10*SMN13 (15 pins)
30*SMN14 (16 pins)
20*SMN15 (17 pins)
50*SMN16 (18 pins)
10*SMN18 (20 pins)
5373114735*SMN2 (4 pins)
20*SMN20 (22 pins)
10*SMN21 (23 pins)
10*SMN24 (26 pins)
10*SMN26 (28 pins)
10*SMN27 (29 pins)
10*SMN28 (30 pins)
23749256*SMN3 (5 pins)
79764*SMN4 (6 pins)
340*SMN5 (7 pins)
10*SMN53 (55 pins)
890*SMN6 (8 pins)
10*SMN63 (65 pins)
60*SMN7 (9 pins)
280*SMN8 (10 pins)
20*SMN9 (11 pins)
10*SMP14 (16 pins)
10*SMP16 (18 pins)
384839288*SMP2 (4 pins)
10*SMP28 (30 pins)
3480*SMP3 (5 pins)
10*SMP39 (41 pins)
920*SMP4 (6 pins)
20*SMP5 (7 pins)
10*SMP6 (8 pins)
70*SMP7 (9 pins)
120*SMP8 (10 pins)
30*SMP9 (11 pins)
4760*SPMN_2_1 (5 pins)
2570*SPMN_2_2 (6 pins)
34180*SPMP_2_1 (5 pins)
6510*SPMP_2_1_1 (6 pins)
75110*SPMP_2_2 (6 pins)
8840*SPMP_2_2_1 (7 pins)
14870*SPMP_2_2_2 (8 pins)
4020*SPMP_3_1 (6 pins)
110*SPMP_3_2 (7 pins)
40*SPMP_3_3 (8 pins)
20*SPM_2_1_1 (6 pins)
------------
Total Inst:932146940150

layout上出现了M，看起来象少层次或lvs文件有问题。
若只是数字模块的话应该不会这样的。
真正错要看情况的。只能大概估计。

看看版图上电源，地是否正确接进去了，是否正确标上了电源地的名字。

请问，出现M说明出现了什么问题?

很奇怪为什么一些标准单元的数目是0.

利用Hier模式，将H-cells中的Match cells by name(automatch)选上，跑一个看看

恩 。好的。我试试。这两天上课，没来得及做。
还想请教一个问题，就是在做LVS的时候，是否只识别在顶层CELL上所打的LABEL。比如，我单独打开每个STD_CELL，里面的M1上也有
使用M1_TEXT所打的VDD,VSS的LABEL，但是如果我没有在包含这些STD_CELL的顶层CELL中打上VDD,VSS的LABEL，是不是STD_CELL中的LABEL就不会被识别为VDD,VSS的net?
谢谢！

在你第一步结束之前，还需要至少在版图上给一对电源地pad打上标，然后再 STREAM OUT

恩 谢谢 也就是说只识别顶层的LABEL，这样才能构成POWER NET对吗?
然后再请教一个问题 就是PSUB从ICFBstream out出的版图看不到PSUB层 ，这是需要自己在stream之前画出的吗?

TEXT DEPTH PRIMARY
VDD VSS的连接关系是通过metal/via来连接的

非常感谢。我同学之前POWER部分做的有些问题。他正在修改。