sparecell功耗问题，有了解的么？

我负责的数字部分里有sparecell（D触发器），布局布线后sparecell（D触发器）的D端接了VSS，其他引脚悬空；今天后仿的时候，我数字部分的功耗特别大，负责人说应该是sparecell（D触发器）的CLK端悬空引起的，请问是这个原因么，如果是的话，能不能把CLK端接VDD或VSS来解决?

在芯片里，所有输入端口都不能悬空

spare cell 最终留片时是不是要删除啊

這些 flip flop的CLK pin應該要一起做CTS不然到時候要用會有clock skew不balance的issue
而且 input pin 不可以 floating

不能刪除
INPUT不能floating
都接好了spare cell應該只有漏電流