formality时verify错误

大家好我DC逻辑综合后进行formality，verify的时候出错了
compare point xxxx_reg_0_ failed (is not equivalent)

电路图上显示的寄存器是红色的，周围没有标出红色的连线
一般情况下不是不匹配的信号线会变红么
svf读写没问题
有unmatched点是RTL中的常量寄存器，被优化了。但这个应该不是常量的问题
不知道怎么回事，应该怎么去debug

变红的是verify fail的match点，net不会标红的，需要顺着fanin cone向前追。

我用show logic cones看电路图，ref和impl中只有那个寄存器变红，前面也没有哪个器件是红的不过寄存器的输入信号有点不一样，比如复位信号，ref中AS输入是1，impl中AS输入是0...
前面的报告有unmatched和unread点，unmatched中有DFF0X 和DFF、LATCG，unread有LAT0X LAT1X
有些是常数寄存器，还有的是IP控制器，这个应该问题不大吧。其他的unmatched的都要去掉么

"比如复位信号，ref中AS输入是1，impl中AS输入是0..."

找找这个的原因。

report_error_candidates怎么没报错呢

解决了没?

没我连svf都生成不了了。好奇怪
之前DC都可以的，formality也能读入，并且生成了svf.txt
脚本我也没改 重新综合一下就不行了，按照网上的说法也不行

主要问题是我把set_svf off的位置放错了
之前有帖子说off要放在compile之前，我就放前面，于是verify各种出错
其实想想也应该在compile之面，写网表之前。因为svf要记录DC所做的优化
这是在DC的lab guide中看到的。他的lab早就有了，不过都没好好看，才出错的
不过impl中还有很多unmatch点，是关于门控时钟的LATCG
unread大多是IP控制器的接口，可以不管，也有两个PORT，TDI和nTRST。