请高手解答pluse width check问题

在pluse width check中，
问题出现在一个menmory的clk端，发现pluse width发生了大的变化，产生了violation.
听别人说在path上用INV代替BUF可以解决。
但是我在检查之下发现path上基本全是INV，
请问高手们有什么好的建议吗?
现在连问题可能出现在什么地方都不知道。

用的INV是时钟专用的对称INV吗?

不加timing derate占空比不好，说明反相路径不对称；
加了timing derate占空比才变差，说明latency太大；
如果时钟电路采用了对抗OCV的结构，可以把timing derate设小。

你弄懂Pulse Width或者dataPulse就知道挺好修的了。

请问能给个具体一点的建议吗

现在真的很头疼，请高手们帮帮忙

INV是时钟专用的INV，是不是对称我就不知道了,我猜应该是的。INV是TSMC40工艺的，SEL_INV_S_12之类的。

这个跟timing derate有关系吗?pluse width check不是在同一条path上check的吗?timing derate造成的时间差不是会被cppr抵消掉吗?（不考虑si的情况下）

上升沿和下降沿不是共同路径，比如快N慢P

如果上升沿和下降沿不属于共同路径的话，那pluse width check的时候，path上的所有路径都不属于共同路径。但是我做pluse width check，却报出来有cppr，这是为什么?