虚假路径的问题
时间：10-02
整理：3721RD
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我在dc的时候设计中有两异步时钟我设置了false path 。check—timing后发现在俩时钟交叉的地方寄存器的输入端D没有被约束到。这样约束该怎样添加，可以利用max_delay来约束俩时钟交叉处组合逻辑吗?谢谢先！
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