Encounter PR遇到的问题 （火急） 高手 版主 都来帮忙啊
时间：10-02
整理：3721RD
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对于上述电路，clk1被经过了n分频以后产生了时钟clk3，同时还作为寄存器RB的数据输入端。并且clk1和clk2是同步时钟。为什么在pr的时候postrout的时序分析尤其是hold的分析会报告这样的时序?
Clk1的时钟周期是10
Pointcelldelay
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Clk1….0.0
……….xxx
RAck^->Qv10+xxx
…..….….
…..….…..
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为什么会在检查ck^->Qv 时序的时候delay突然增加了clk1的周期?这样不就不正确了么?
应该怎么处理这样的问题?
求高手门解答
把timing report贴全
是因为你的generate clock，写出你的SDC，一起学一下
需要timing report，谢谢
需要timing report，谢谢