DLY Cell 为什么不能用到Clock path

一般不考虑动clock tree的 动了要重新跑 很麻烦 而且要在前天是以这个clk pin为endpoint 的timing path 有margin。这是我的理解 仅供参考 呵呵

主要原因是delay cell的延迟随PVT的变化太大，使得clock tree在不同条件下的skew不易平衡
还有就是delay cell的驱动很弱，不适合做clock buffer

delay cell没有针对时钟树应用优化过，上升沿/下降沿延时特性不对称

clock trees上的所有单元上升、下降沿的延时都必须对称，这样在process variation下clock skew比较小。逻辑设计中的dly cell不满足这个要求。单元库中有专用的时钟单元，这些单元的PMOS/NMOS比例都调整过。

clock trees上的所有单元上升、下降沿的延时都必须对称，这样在process variation下clock skew比较小。逻辑设计中的dly cell不满足这个要求。单元库中有专用的时钟单元，这些单元的PMOS/NMOS比例都调整过。

一般我们希望时钟树短一些更好，但是插入delay cell，相同的delay情况下唉，buf驱动能力更强，
时钟路径上的rise和fall要求严格，希望二者相当，delay cell没有处理过

我想问一下什么是OCC ?

on chip clock
用于dft test的时钟切换模块

当然可以，但你得{DLY+INV+DLY+INV}这样用，才好抵御fnsp这种Corner。
另外，长树肯定不会用Delay Footprint的，这个肯定得手动插。