刚开始综合的时候我们需要得到什么，怎样修改SDC啊？

现在我知道的是要知道PLL的jitter是多少，要知道clk的驱动多大，然后在SDC中加上相应的驱动，要修改SDC中一些值，但是我不知道怎么修改，求大神解释下啊,LAB的步骤我可以看书学，但是这方面就不知道怎么搞了

上午都挺忙的啊

set_clock_uncertay jiterr+skew
set_clock_transtion -rise/fall
or
set_input_transition
set_clock_latency
set_clock_latency用于描述时钟源到寄存器时钟输入端的延迟，包括source和network延迟，在pre-layout约束时，同时使用；在post-layout时，准确的说，cts之后，只设置source latency，因为network 延迟已经包含在sdf里了。
dc综合的话，clock驱动为0，无限大。在做clock tree后，set_propagated...一般在dc creat clock的时候，新版的dc都认为是idea的了，即驱动无限大。
对于reset或者其他的信号，dc综合不考虑drive。后端APR后，才计算。

pre-layout时模拟cts之后，由于插入buffer、数据路径长度不同，而引起的clock到各个寄存器时钟输入端延迟时间不同。在pre-layout包含jitter+clock skew，post-layout只能用jitter

学习下，谢谢

还有人有不同的回答吗

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设置环境约束和设计约束