DC 综合扇出太大

如上图所示，综合后的时序不能满足条件，原因是一种有两个net信号的扇出太大了，
我的约束文件如下，在其中设置了 set_max_fanout 50 ，为什么综合后还会有这么大
的扇出了?

如果扇出很大的话，一般又是怎么解决的了?求高手指教！

1.把扇出大的电路复制几份。
2.或者交给后端处理。
你这个扇出数太大，最好在前端处理，复制逻辑。

根源是这是个clock net work....
后端要做CTS处理

会不会是set_drive 0的原因?

问题已经解决了是没有把 start 信号也向rst信号那样处理 变成set_ideal_network