请教大家一个数字后端的问题~DC里面为什么扇出数越多，等效线越长？
时间：10-02
整理：3721RD
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如题：
在在DC工艺库里面（*.lib文件）~
为什么扇出数越多，等效线长越长?
如下：
fanout_length(1,28.84);
fanout_length(2,57.4);
fanout_length(3,91.56);
fanout_length(4,163.8);
fanout_length(5,201.950);
fanout_length(6,249.34);
fanout_length(7,269.50);
fanout_length(8,431.2);
fanout_length(9,443.8);
fanout_length(10,553.0);
fanout_length(11,704.2);
fanout_length(12,789.6);
在在DC工艺库里面（*.lib文件）~
为什么扇出数越多，等效线长越长?
如下：
fanout_length(1,28.84);
fanout_length(2,57.4);
fanout_length(3,91.56);
fanout_length(4,163.8);
fanout_length(5,201.950);
fanout_length(6,249.34);
fanout_length(7,269.50);
fanout_length(8,431.2);
fanout_length(9,443.8);
fanout_length(10,553.0);
fanout_length(11,704.2);
fanout_length(12,789.6);
在很久很久以前，Synopsys还只会做综合，Cadence还只会做P&R时，综合时为了估计线上的负载，发明了这个wire load model。而一条线上，除了fanin就是fanout了，所以只好用fanout来预估线长。而最合理的方法自然就是扇出数越多，等效线越长，你总不能认为反过来更合理吧。
我来学习的
我也学习了
很難懂嗎? fanout越多, wire loading就越多不是?