formality，打破逻辑环前后不能验证等价的问题

我们RTL设计中有dff的Q端返回到D端的组合逻辑，这样就组成了个环。
在dc中，会把这个环打破，用个gating替代。
这样dc后的netlist与rtl在此处做不过等价。
请问各位高手，如何解决这个问题啊?

自顶，求助~

在formality中，读入DC工具产生的svf文件

同问同问

3楼是正解

set_svf/****/***.svf

在图形界面里guidance 里也可加入

学习了。