同样的dc 和formality脚本， 综合两个design ，formality一个ok，一个fail。为何？
时间：10-02
整理：3721RD
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我用同样的dc 和formality脚本， 综合两个design ，formality一个ok，一个fail。为何?
fm通过的没有做postsim。
fm未通过的做postsim， 功能不对。
我猜想可能是dc中的一些命令导致的：
1，我用的是compile_ultra.而不是 compile
2，dc里面用了：simplify_constants -boundary_optimization
3，remove_unconnected_ports [get_cells -hier *]
remove_unconnected_ports [get_cells -hier *] -blast_buses
请问这些会造成综合处问题吗?
fm通过的没有做postsim。
fm未通过的做postsim， 功能不对。
我猜想可能是dc中的一些命令导致的：
1，我用的是compile_ultra.而不是 compile
2，dc里面用了：simplify_constants -boundary_optimization
3，remove_unconnected_ports [get_cells -hier *]
remove_unconnected_ports [get_cells -hier *] -blast_buses
请问这些会造成综合处问题吗?
具体问题具体对待，你得通过fm找到为什么通不过的原因，像compile_ultra之类的命令是没有问题的，我也使用过。
我是菜鸟
要读入svf
你的compile_ultra的license是买的吗?
问题表述的不清楚~是对两个design进行比对，还是各自进行代码和网表比较~哪些命令没什么问题，不知道你的意思是对什么产生影响，dc不是都通过了么