后仿时异步clock之间的2T同步电路的第1T，怎样设定让它不报unkown

在进行后仿的时候，遇到这样的情况：
对于两个异步的clock之间的信号传送做了2T的同步处理，这个同步处理的2T的第1T出现了timing violation,
这个violation就依次传送了下去，影响了仿真，但是这个violation我是可以忽略的，
但是为了不影响仿真，我该做什么设定呢? 使用的是ncverilog仿真器

第一级不做timing check

仿真脚本+no_notifiler ,可以试试看。具体写法你参考ncverilog手册

谢谢

还有个no_specify是哪个软件的?
求达人普及这种no_xxx选项的知识。

no_specify 应该都支持。这类知识看看工具手册即可。