當T check timing ,如何下constraints ？

請問大家 有個reg2reg的電路想要在當T check timing
也就是data path 要在二個reg 的skew 內到達
setup and hold constraints 要怎麼下比較好?
用了multi cycle -setup 0 可以辦到
但hold 部份設 multi cycle -hold -1 , encounter 好像無法接受
最後只好一條一條設false path 了
對於這種電路,有沒有比較建議的設法 ?
謝謝大家

那么做就可以了
可以试试max_delay，但是不会比现在的方法简单