post-sim 與 gate-sim clk問題

gate-sim和post-sim 其中clk在TOP model給第二個model發生不一樣的情況

我理解是做完encounter所發生的情形 圖左邊是gate-sim情況 上下兩個clk明顯有延遲
因為這在wire-load-model沒有出現,請問這種情況在encounter有辦法修到一樣嗎?
clk來源是一樣的

字里行间已经看出LZ是位台湾朋友了

如果是同樣的clk source，那麼在你跑DC的時候，下set_ideal_network和set_dont_touch_network
這樣你gate-sim出來的clk就不會有任何延遲
之後跑到encounter的時候
會去長clock tree(CTS)，到時候tool會盡量把你的兩個clk（clock skew)修復到很接近
所以你gate-sim(pre-sim)時應該可以先忽略這個clk delay的問題
等到post-sim時再去看真實的clk skew