fpga前端设计到后端流片的过程

之前一直是做fpga设计的，最近公司要流个片，需要了解下后端过程。我大概知道需要什么网表了，要经过各项验证了，版图之类的，但没有系统的顺序的概念。
哪位大哥能给详细描述下，从fpga到流片这之间是怎么衔接的，要顺序的经历哪些处理过程啊，还需要进行哪些工作啊，要用到哪几个工具（以cadence为例）。望给小弟解解惑吧，非常感谢！

这个，我一直停留在FPGA之前

没人理呢！

FPGA验证过了也就是说明逻辑设计没有问题。跟ASIC版图没什么关系。需要从DC开始，写时序约束文件、综合生成网表，然后用encounter倒入网表，布局布线 得到gds等版图信息相关的文件，像延时文件和网表文件。还有就是要把GDS文件用cadence 倒入，用caliber做DRC检查和LVS检查。用得到的延时文件和网表文件做后仿真。 大概就这样吧。

就是你要从DC开始学起，如果你的设计纯粹的同步设计，没有什么异步电路，时钟选择什么的，应该好综合。否则就不好综合了。FPGA验证通过和流片还差的比较远。

懂的太少，要学习

fpga流程和asic差不懂吧，也是netist -> synthesis -> place&route -> sdf annotate
不过是fpga vendor自己一家的软件而已 ， 比asic简单
主要是altera和xilinix， lattice，

谢谢，努力学习中……

看一本Asic 设计流程的书就知道了
FPGA到asic 有点转变，主要是工具， flow，ASIC的工具比较复杂，多些，

对我这菜鸟来说要学的太多