DC优化问题，各位大神帮帮忙
时间：10-02
整理：3721RD
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现在有个模块只有输入，没有输出，有没有什么命令把这个模块优化掉呢?
无负载的东东，默认工具会直接干掉。无需过多设置。
是我做了如下设置的原因：
set_ideal_network [all_fanout -flat -clock_tree]，无输出的触发器没有优化掉。
但是没有如上的设置，导致有几条到io的paths上面的cells delay,看了下，他们的output load很大，是不是datapath上面的数据串到clock_path上面去了，导致load很大?综合的时候，这些路径的timing时好时坏，DC有时很抽风...
跟前端一起看一下clock 的结构图，看一下有没有分频或者data as clock的用法