求助，分频得到的时钟需要对uncertaity怎么设置？

求助，在dc的时候，如果是一个分频时钟，要如何设置uncertainty?我的master时钟设置了setup和hold分别为10%clock和5%clock；
如果分频有2、4、8分频，那么需要以及如何设置这些分频时钟的uncertainty?

不设置 工具算

对于初学者来讲，上面的建议足够了
如果uncertainty里面有PLL jitter产生的部分，分频后有特别的处理，以前有帖子讨论过

那latency和transition呢?也是不设置吗?

latency和transition综合时一般是不用设的，因为没有实际的tree

我在dc的时候确实是给时钟网络加上了ideal和dont touch属性但是dc在report timing的时候，还是会把这几个属性参数考虑到路径上面，
这是否说明这几个参数还是有设置的意义的?

帅哥你分频器的code怎么写的?全部都用计数器吗?还是用2分频驱动4分频的，这样分频下去?

从来没有约束过啊