SoC后端设计中对于模拟模块是怎么处理的？

SoC中的模拟模块一般都可分为两部分，一部分为模拟部分，与IO相连，这部分一般手工连线完成；另一部分为数字部分，有时序要求，需要工具将其与其他数字逻辑一起处理。所以一般不是当作blackbox的。

谢谢。
请问有时序要求的那部分是由模拟的layout完成布线后拿过来报timing还是直接用数字根据作P&R?

有时序要求的模拟模块，可以做一个.lib的timing library；如果timing简单的话，也可以直接对与之相连的数字端口直接设置时序约束

谢谢。
再请问一下这样的话数据传输是不是很复杂?特别是如果要对这个模拟模块做ECO的话。

什么意思?没明白