门控时钟下的时钟树综合？

clock gate在clock tree上的path很有讲究， 如果在前面，则low power做得好，但是timing 难满足，
放在后面，timing好，但是关断的flop较少，
一般后端实现的时候会加点余量给这种path，比如
Set_clock_gating_check -setup 0.2
icg path是backend经常碰到的path，如果icg和她的flop放的不是太远，就不要紧，
有时候要用bound来约束一些位置，
cts的时候不用管， cts会自动穿过icg path，

请问下icg path是什么意思?
还有种情况RTL不做低功耗处理，在DC综合的 时候引入门控时钟，请问这种模式下时钟树综合的时候有哪些注意事项?确切的说是加入了latch后该如何处理?谢谢！

用集成的ICG CELL，要不就自己定制个

小编能在讲的详细点吗?谢谢！