calibre lvs 验证问题，请进。

CIW的菜单里面有个edit，里面有个修改CDF参数的选项，你打开对应的单元，把CDF里面的CONVERT模式改一下，我记得至少有两种模式，一种子单元模式，一种器件模式，你可能选了器件传输模式，一般的pmos和nmos,diode等器件都是默认器件模式传输的。或者直接用vi编辑器把netlist里的对应器件前加/，比如将pmos改成/pmos，netlist语法就会默认为是该模型是subckt而不是器件。

该cell有subckt定义?
如有：
1。跟器件重名了吧?
2。包含该subckt的文件inc进来没?

我怎么在CDF里面找不到convert项呢?能否讲详细一点啊，谢谢！

当Blackbox处理呗

blackbox我只会把layout部分的某些模块lvs box xxx掉，netlist如何操作?

在schematic里面有一个空的subckt
是否这个空subckt在电路中就是一个symbol,无电路?
如果是，那么LVS BOX将这个symbol的名称和layout名称一致，然后LVS BOX cellname写到rule里就可以了
如果空subckt是网表抽取的问题，那就先解决这个问题！

我记得好像在某个菜单的第一个选项，要手动输入的，默认是subcktA....，具体时间太久忘了，有耐心一个个查下，应该很好找。如果要改netlist的话，用vi打开netlist，以pmos为例，在文件头部定义一个空的子电路.subckt pmos（此处替换成你要修改的器件） /回车 .end，再用vi命令行方式修改文件，具体方式是":%s/pmos/\/pmos/g"。这样pmos就变成子电路而不是器件了。

出现你这问题的原因可能是SDC文件约束的问题吧，你要看看是不是被优化掉了

关键情况是schematic是一个空的symbol，而且由于是空的，在 layout里面没有对应的layout block

你这个问题是约束没加好啊。你看前端给你的.v文件symbol下面是有东西的，而你自己出的.v转化成cdl后了?你再看网表里面，symbol下面应该是空的，如果是这个问题就是约束没加好，被PR掉了，一般是插入delay cell的时候会出现，多看下网表比较下

我去查了下，cdf的修改方式是打开对应电路图的CDF菜单，随后simulation information->edit->choose simulate选aucdl->netlist从ausCdlCompPrim改为ansCdlSubcktCell，你尝试一下。

Thanks for the info........

HAO DONG XI！XIEXIE