关于在calibre lvs check时的ERC 问题

如题，我在做lvs 检查时遇到了ERC 错误 ppvdd49 。而且所有的错误都显示在相同的cell上面。
实在不懂ppvdd49到底指的是什么，还望前辈能帮忙解答一下。
另外若有关于ERC rule 的文档是否可以发给我一份，我的邮箱是1127208631@qq.com.
非常感谢！

到你的lvs rule里面搜一下看看你说的ppvdd49是啥先

#IFDEF WELL_TO_PG_CHECK
ppvdd49 {@ ptap connected to POWER
NET ptap POWER NAME
}// ptap connect to power
#ENDIF
lvs rule就是这样定义的，我觉得我well tap cell 加的应该没有问题啊，请问您遇到过这种问题吗?怎么解决啊，什么原因引起的?

是否POWER_NAME和GROUND_NAME设置有误?

这个在哪里设置的啊? 我的设计中power name 就是VDD,ground name 就是VSS

电源名字可能错误吗，只有一种cell有这种问题啊，如果电源名字有误的话，不是所有的cell都会出现问题吗?

不知道图形界面是怎么显示的
我没碰到过这种问题。如果涉及到well tap的问题，那只有距离问题，DRC的时候有问题么?

另外，有的ERC并不都是错误，只是表明ERC检查到了，这个要看rule文件里怎么写的

DRC 没有问题，距离够的，latch up 是OK的，我也是第一次遇到这个问题

那就是说有可能是虚假错误喽?

rule里面说的是 ptap connect to power，你在layou中显示确认一下，报错的地方如果是NWELL接power就可以了，否则，就是应该接GND的接成PWR了
是不是疑似错误，一个从rule的定义看，一个从版图看，还有就是问foundry确认

我截个图，你帮我看一下吧

我在Calibredrv中看，NWELL连接到了VDD上了，所以感觉应该没问题，但所有的错误都显示在与GND相连的那一边。其实这个cell我之前用的时候没问题，难道是我的GND没有连接到cell的GND pin上?但是从图上看，觉得已经连接了啊

ppvdd49， pnvssXX 是标准的ERC错误吧，
主要体现在IO和一些analog IP里面，说 p+ pickup 接到了不应该接到的power上，
n+ pickup 接到了不该接得gnd上，
这在很多IO里面是正常的， 主要是做guard ring， esd保护，隔离的作用，
你最好用calibre看吧， edi这个图不怎么对，这个2个erc不应该出现在std cell 区域的，

1.你到Virtuoso下面看图，因为从EDI到Virtuoso还需要map的，这个也可以是问题点之一
2.如果LVS是matched情况下，报这种错误，就不太应该，感觉说的意思是psab接到POWER上的意思，你在rule里面搜一下ptap都是什么层组成的

我在log里面看到说：there is no data for layout net name VSS. 是不是就是说我的gds中没有VSS 这条net?怎么会出现这种情况呢

你在Virtuoso中加VDD VSS的label了么?

好像没有啊，我之前都是用同样得脚本做的PIPO啊，一直没问题啊，这个要怎么加啊?
如果是label的问题，那么VDD是不是也会有问题啊?

我也只是猜测，具体不知道你们怎么操作的。我还是想知道你的LVS通过了么?
我都是导入GDS后，在Virtuoso手动加label， VDD和VSS然后再进行验证
你用PIPO，你的cadence是哪版本的?

当然要加vdd，vss label了，
然后标明
LVS POWER NAME "VDD"
LVS GROUND NAME "VSS" "GND"
才能做ERC关于VDD/VSS的检查，否则如果不写在power_net/ground_net 里面， erc 检查永远没有error，

当然要加vdd，vss label了，
然后标明
LVS POWER NAME "VDD"
LVS GROUND NAME "VSS" "GND"
才能做ERC关于VDD/VSS的检查，否则如果不写在power_net/ground_net 里面， erc 检查永远没有error，

cadence10.12,calibre09.我的virtuso06的

问题已解决，我就是把ANT的violation修掉了，然后再run lvs的时候就没有这样错误了，搞不懂到底为什么

问题已解决，我就是把ANT的violation修掉了，然后再run lvs的时候就没有这样错误了，搞不懂到底为什么

吐血！

学习中，谢谢！