多时钟分析，相同时钟域的，不同的margin设置

如图所示，buffer tree中连接两个模块或cell，分别接入各自时钟端口，时钟root名为clk，使用set_clock_uncertainty设置uncertainty为0.1ns，所以module_1和module_2时钟端口的uncertainty为0.1ns，问题：
1、如果module_1需要0.1ns的clock uncertainty，而module_2不需要这么大的clock uncertainty，在PT/NT分析中，我应该如何设置?
2、多时钟多频率分析中，不同时钟域的margin可以通过clock uncertainty设置，那么同一时钟域的不同margin如何添加呢?

1）uncertainty可以指定pin
2）uncertainty也有设置同一时钟的margin的功能

同一个时钟域的两个module，module需要0.1的uncertainty，module_2不需要uncertainty，我应该怎么加呢?
set_clock_uncertainty 0.1 [get_clocks clk]
set_clock_uncertainty 0.0 [get_pins Xinst_module_2_/CK]
这样的方式吗?

陈大的正解