已解决--APR后hold time slack多少合适

只要约束正确，大于0就可以了

谢谢，心里总感觉hold time slack要在0.x这个量级才安全，是不是这种考虑是多余的?

你有uncertainty 和derating factor么? 有的话不用担心

uncertainty 设了多少?
只要uncertainty + hold time slack = 0.2左右就可以，即使hold time slack 是负值也没关系

你好，你所说的uncertainty指的是DC 约束里设的吗，我在DC中已经设了set_clock_uncertainty 0.8了，PR中也考虑到了该clock uncertainty进行布局布线，PR后有了真实的propagated clock，那么PT分析中应该就不用加uncertainty了，对吧?
还有uncertainty+hold slack=0.2左右是经验值吗，还是基于其他方面考虑的，谢谢！

PT时，加上uncertainty选项，顺便也可以查看究竟有多大的setup/hold timing margin

你好，你所说的在PT中加的uncertainty，是不是应该只是指的clock jitter? 因为在PR后，clock skew已经明确了，会体现在sdf中。
那么clock jitter一般设为多少呢? 跟频率有关系吗?

可以认为是clock source jitter，也可以认为是additional margin for timing analysis
到底设置多大的uncertainty，重要性不大，重要的是设计留有多大的margin，它等于设计中实际的timing - 规格书要求的timing。也不是越大越好，margin越大相对来说，面积也就越大
clock source jitter跟频率关系不大，跟pll健壮性有关

LZ， 你的design是什么工艺?主频?Mhz

用的是GSMC 0.18um, 1.8v CMOS 设计主频最高50M.

喔， 以前做过一个0.18um 40MHz的 hold margin是200ps。 insert buffer应该不难。

谢谢~