LVS 问题， 请大大们帮忙看下。

不好意思，新手，问题比较多。我在LVS check时出现问题"source primary cell "RCA" not found in source database"。RCA 是我的top level cell。附图

请问这个问题怎么解决。谢了~

Netlist没定义?

名字写错了吧

** Generated for: hspiceD
** Generated on: Jan 29 15:20:05 2012
** Design library name: RCA
** Design cell name: RCA
** Design view name: schematic
.GLOBAL handle！ vdd！

.TEMP 25
.OPTION
+ARTIST=2
+INGOLD=2
+PARHIER=LOCAL
+PSF=2
.LIB "/project/****/models/hspice/fdsoi.l" NOM
** Library name: SOI_std_lib
** Cell name: INVX1
** View name: schematic
.subckt INVX1 a y
m1 y a 0 handle！ n_std_mvt L=200e-9 W=1e-6 as=950e-15 ps=3.9e-6 ad=950e-15 pd=3.9e-6
m0 y a vdd！ handle！ p_std_mvt L=200e-9 W=2e-6 as=1.9e-12 ps=5.9e-6 ad=1.9e-12 pd=5.9e-6
.ends INVX1
** End of subcircuit definition.
** Library name: SOI_std_lib
** Cell name: XOR2X1
** View name: schematic
.subckt XOR2X1 a b y
m8 net33 b_b 0 handle！ n_std_mvt L=200e-9 W=2e-6
m7 y a_b net33 handle！ n_std_mvt L=200e-9 W=2e-6
m6 a_b a 0 handle！ n_std_mvt L=200e-9 W=2e-6
m10 net30 b 0 handle！ n_std_mvt L=200e-9 W=2e-6
m11 b_b b 0 handle！ n_std_mvt L=200e-9 W=2e-6
m9 y a net30 handle！ n_std_mvt L=200e-9 W=2e-6
m2 y a net14 handle！ p_std_mvt L=200e-9 W=4e-6
m1 net14 b_b vdd！ handle！ p_std_mvt L=200e-9 W=4e-6
m0 a_b a vdd！ handle！ p_std_mvt L=200e-9 W=4e-6
m5 b_b b vdd！ handle！ p_std_mvt L=200e-9 W=4e-6
m4 y a_b net8 handle！ p_std_mvt L=200e-9 W=4e-6
m3 net8 b vdd！ handle！ p_std_mvt L=200e-9 W=4e-6
.ends XOR2X1
** End of subcircuit definition.
** Library name: SOI_std_lib
** Cell name: OAI21X1
** View name: schematic
.subckt OAI21X1 a b c y
m5 net22 b 0 handle！ n_std_mvt L=200e-9 W=2e-6
m4 net22 a 0 handle！ n_std_mvt L=200e-9 W=2e-6
m3 y c net22 handle！ n_std_mvt L=200e-9 W=2e-6
m1 y b net11 handle！ p_std_mvt L=200e-9 W=4e-6
m2 y c vdd！ handle！ p_std_mvt L=200e-9 W=2e-6
m0 net11 a vdd！ handle！ p_std_mvt L=200e-9 W=4e-6
.ends OAI21X1
** End of subcircuit definition.
** Library name: SOI_std_lib
** Cell name: AND2X1
** View name: schematic
.subckt AND2X1 a b y
m8 net24 a net8 handle！ n_std_mvt L=200e-9 W=2e-6 as=1.9e-12 ps=5.9e-6 ad=1.9e-12 pd=5.9e-6
m7 net8 b 0 handle！ n_std_mvt L=200e-9 W=2e-6 as=1.9e-12 ps=5.9e-6 ad=1.9e-12 pd=5.9e-6
m6 y net24 0 handle！ n_std_mvt L=200e-9 W=1e-6 as=950e-15 ps=3.9e-6 ad=950e-15 pd=3.9e-6
m0 net24 a vdd！ handle！ p_std_mvt L=200e-9 W=2e-6 as=1.9e-12 ps=5.9e-6 ad=1.9e-12 pd=5.9e-6
m2 y net24 vdd！ handle！ p_std_mvt L=200e-9 W=2e-6 as=1.9e-12 ps=5.9e-6 ad=1.9e-12 pd=5.9e-6
m1 net24 b vdd！ handle！ p_std_mvt L=200e-9 W=2e-6 as=1.9e-12 ps=5.9e-6 ad=1.9e-12 pd=5.9e-6
.ends AND2X1
** End of subcircuit definition.
** Library name: SOI_std_lib
** Cell name: XNOR2X1
** View name: schematic
.subckt XNOR2X1 a b y
m19 y a net33 handle！ n_std_mvt L=200e-9 W=2e-6
m21 y a_b net30 handle！ n_std_mvt L=200e-9 W=2e-6
m23 b_b b 0 handle！ n_std_mvt L=200e-9 W=2e-6
m18 a_b a 0 handle！ n_std_mvt L=200e-9 W=2e-6
m22 net30 b 0 handle！ n_std_mvt L=200e-9 W=2e-6
m20 net33 b_b 0 handle！ n_std_mvt L=200e-9 W=2e-6
m12 a_b a vdd！ handle！ p_std_mvt L=200e-9 W=4e-6
m14 y a_b net14 handle！ p_std_mvt L=200e-9 W=4e-6
m17 b_b b vdd！ handle！ p_std_mvt L=200e-9 W=4e-6
m15 net8 b vdd！ handle！ p_std_mvt L=200e-9 W=4e-6
m16 y a net8 handle！ p_std_mvt L=200e-9 W=4e-6
m13 net14 b_b vdd！ handle！ p_std_mvt L=200e-9 W=4e-6
.ends XNOR2X1
** End of subcircuit definition.
** Library name: RCA
** Cell name: full_adder_3
** View name: schematic
.subckt full_adder_3 a b cin s cout
xu2 n1 n2 INVX1
xu5 cin n3 INVX1
xu3 n3 n4 s XOR2X1
xu4 n4 n3 n2 cout OAI21X1
xu1 a b n1 AND2X1
xu6 a b n4 XNOR2X1
.ends full_adder_3
** End of subcircuit definition.
** Library name: RCA
** Cell name: full_adder_2
** View name: schematic
.subckt full_adder_2 a b cin s cout
xu2 n1 n2 INVX1
xu5 cin n3 INVX1
xu3 n3 n4 s XOR2X1
xu4 n4 n3 n2 cout OAI21X1
xu1 a b n1 AND2X1
xu6 a b n4 XNOR2X1
.ends full_adder_2
** End of subcircuit definition.
** Library name: RCA
** Cell name: full_adder_1
** View name: schematic
.subckt full_adder_1 a b cin s cout
xu2 n1 n2 INVX1
xu5 cin n3 INVX1
xu3 n3 n4 s XOR2X1
xu4 n4 n3 n2 cout OAI21X1
xu1 a b n1 AND2X1
xu6 a b n4 XNOR2X1
.ends full_adder_1
** End of subcircuit definition.
** Library name: RCA
** Cell name: full_adder_0
** View name: schematic
.subckt full_adder_0 a b cin s cout
xu2 n1 n2 INVX1
xu5 cin n3 INVX1
xu3 n3 n4 s XOR2X1
xu4 n4 n3 n2 cout OAI21X1
xu1 a b n1 AND2X1
xu6 a b n4 XNOR2X1
.ends full_adder_0
** End of subcircuit definition.
** Library name: RCA
** Cell name: RCA
** View name: schematic
xfa0 p<0> q<0> ci r<0> carry<0> full_adder_3
xfa1 p<1> q<1> carry<0> r<1> carry<1> full_adder_2
xfa2 p<2> q<2> carry<1> r<2> carry<2> full_adder_1
xfa3 p<3> q<3> carry<2> r<3> r<4> full_adder_0
.END
这是我的netlist文件，是schematic用hspice生成的，我跟其他的netlist对比一下，没什么大区别。 大家能不能帮我看下，谢了。

RCA没定义啊

少了关键的一行
.subckt RCA pin1 pin2 pin3
这个是仿真用的netlist,不能直接拿来做LVS, 需要产生CDL netlist就没问题了。

是的， netlist（source）里面没有 RCA的top cell name，