如何设置PLL的transition
时间：10-02
整理：3721RD
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在设置sdc时，如何设置set_clock_transition ?在其spec里有slew rate = 0.05 + 0.9CL,是按照这个设置吗?还是按照.lib里设置?
slew_lower_threshold_pct_rise :10 ;
slew_upper_threshold_pct_rise :90 ;
input_threshold_pct_fall:50 ;
output_threshold_pct_fall:50 ;
input_threshold_pct_rise:50 ;
output_threshold_pct_rise:50 ;
slew_lower_threshold_pct_fall :10 ;
slew_upper_threshold_pct_fall :90 ;
slew_derate_from_library:1.0 ；
slew_lower_threshold_pct_rise :10 ;
slew_upper_threshold_pct_rise :90 ;
input_threshold_pct_fall:50 ;
output_threshold_pct_fall:50 ;
input_threshold_pct_rise:50 ;
output_threshold_pct_rise:50 ;
slew_lower_threshold_pct_fall :10 ;
slew_upper_threshold_pct_fall :90 ;
slew_derate_from_library:1.0 ；
设个0.2~2ns 都行，看整个clock的频率，可以设悲观些，
因为pll出来的clk trans是不能保证的， 要就近加一个buffer
这个值是不是无关紧要，关键是SinkMaxTran和BufMaxTran来约束clock啊?
一般PLL --> voltage level shift --> buffer tree --> digital module
可以看到与数字电路直接相连的是同电源域的一级buffer
transition是和负载load相关的
set_clock_transition是设置寄存器时钟端的clock_transition的，用于模拟CTS的结果，而非定义PLL输出的transition，可以在PLL的输出端直接定义，按slew rate = 0.05 + 0.9CL就可以了
如何定义啊?
set_clock_transition0.05 + 0.9CL [get_clocks clk_in]?