自动布局完成后只有.v文件和工艺std的cdl网表，如何做LVS？

自动布局完成后只有.v文件和工艺std的cdl网表，如何做LVS?
难道把.v导入cadence获得schemtic，再挨个把std单元导入cdl网表后才能获得整个top的cdl网表做LVS吗?
另外，.V能不能直接用于LVS?

v2lvs转一下即可，搜索eetop v2lvs

小编你好，正好最近我也再做这个，所以就贴上我的做法。
.v 文件时不能直接用于LVS的，通过v2lvs转成.sp文件：
v2lvs -v verilog.v -lsp std.cdl -o output.sp s0 VSS -s1 VDD (VSS/VDD 是你设计中的地和电源）
生成的output.sp文件后，文件头需要加一行：
.include std.cdl (注意路径的正确性）
然后就可以用这个SP文件做LVS了。

学习了

简单点的 v2lvs -v verilog.v-o output.sp
然后在output.sp文件头加上.include （PATH）/std.cdl

十分感谢 zhq415758192king_yeahyajunjakey