EDI9.1 ，加filler后没有加满，cell之间还有空间，这会是什么原因呢？（已解决）

addFiller -fitGap一定要写，否则加不满的

會不會是
1. STD CELL 不在unit width上造成空隙?
2. add filler時沒將最小的添加進去?

我也遇到过，解决方法是
1）再跑一会
addFiller -prefix FILL -fitGap
addFiller -prefix FILL -fitGap -cell {FILL2 FILL1}
2）换版本，只加fill，再换回原来的版本

std cell 都在，有最小site的filler的。我可以手动将一个最小的filler加入间隙，但是checkPlace会报Instoverlap

Instoverlap.....
我的意思是... 有沒有可能std cell的 edge沒有落在unit width的 track上
導致tool認為那一個pitch是有inst的?
check看看漏掉沒填的地方附近是不是都是固定幾個inst,
如果是的話你可能得check一下 layout

问题已经解决了，因为我place前设置了：setPlaceMode -tdInstPad true -padForPinNearBorder true，
所以一些inst获得了padding，
routing后，必须将 true 改为false ，然后才能删除instPadding。这样才能加满filler

setPlaceMode -tdInstPad true -padForPinNearBorder true
还真没用过，一般都是specifyInstPad 指定哪些cell pad，不知道自动pad 效果如何，
能解决congestion么

效果还可以的

通过努力自己找到原因和解决方法是最好的结果，恭喜小编！

恩，小编言之有理。但是有时候自己找，恐怕比较费时间，然而会进步更大，理解的更深刻。
到etop请教下，会快很多的

小编请教下 我用的华虹cz6h的库 我是手动布局布线的（电路小） 我的IO间加fill cell 按理完全把IO和fill cell无缝放一起就可以了 但是中间还是有空的不知道这问题怎么解决呢每个单元外面都有一个轮廓线

你是用Virtuoso吧，那应该可以的，只要边界的boundry重合就可以的，不会有空隙的，也没有DRC violation

你指的boundry是标准单元最外面的框吗 如果是那个的话放一起明显中间还有空的还是把框内那个实际东西的连一起?