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后端面试--每日一题(035)

时间:10-02 整理:3721RD 点击:
With respect to clock gate, what are various issues you faced at various stages in the physical design flow?
在后端流程的每步中,如何处理门控时钟?
难度:3

都没有管这个门控。一般要管吗?

终于有人答了,呵呵。
我也一直没管。记得顶多是有个选项可不可以拆了gate。
还等陈大指教啊

说说我的看法:
clock gate:1、ICG Cell2、latch + and/or
1、ICG Cell的时候比较简单,当成dff来看了,顶多会在CTS后看看,有没有把ICG Cell做成leaf pin
2、这个时候就比较郁闷了,软件一般都会把latch做为一个CT上的syn pin。
我记得自己在用astro的时候从一开始就修改clf中关于latch的定义,使之在place、CTS都不要分析latch和dff之间的skew,并不要把latch做成leaf pin。
还有就是手动设置latch和and之间的距离,这个太悲剧了,上次碰到1000多个latch,软件插了好多没必要的buffer。
我的看法不知道是不是有点非主流了,不知道大家有什么好的方法,GX了

如果是用latch+and/or在组合成的clock gating cell,比较麻烦,以后估计不多见了,暫不讨论。TomPaul提到的问题都很让人头痛,特别是做CTS时,如何处理那些个latch的clk pin。
一般使用ICG cell时,
place:使用clock gating aware placement选项
CTS:主要看工具的本领了,一般是希望在满足setup的前提下,ICG cell要尽量靠近clock root
route:除了clock net优先以外,不记得还有什么可做的了

学习了

学习学习

学习了

新手不是很懂,每次用到门控时钟,软件就报时序不满足要求

没咋看懂

谢谢,学习了

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