关于timing check，请高手指点

刚学用刚写DC脚本，想问一下问题：
1，异步置数
如果一个寄存器，always @(posedge clk or posedge start or negedge reset) ,存在异步置位，这个异步置位端需要做一些约束吗?怎么约束
2，上升沿和下降沿同时存在
一个design中，如果有path：上升沿launch，下降沿（和前面同一个clk时钟）capture，那我们该怎么约束呢?“是不是只要定义clk的周期就可以了，软件自动检查timing?

怎么就没有人来帮我解答一下呢?哎！着急。

帮你顶下

1. always @(posedge clk or posedge start or negedge reset)从没见过这么写的

2. 软件自动检查； launch时钟沿的后面离它最近的沿做setup检查，这个离它最近的沿的前一个沿做hold检查

咱也来学习一下

start reset 都是异步的，设置一样的，