微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > 有关hold的问题?

有关hold的问题?

时间:10-02 整理:3721RD 点击:
想问一下,在做完CTS后,假设skew为0的情况下,hold还有违反的可能吗?

有的。!短的Path会出Hold

一般没有,但是最好hold也有一个uncertianty的,这个最好给一定的冗余比较好。

Hold的公式:Tlaunch+Tdata+Thold-Tuncertainty-Tcapture>0
skew为0 的话那就是Tdata+Thold-Tuncertainty>0如果数据路径延时很小,hold时间也很小,两者之和小于uncertainty的话,那就可能违反。

对,一般还有人为的margin在里面,
library hold time 也是, 所以还是有hold violation的

可能有的

谢谢小编们的回答,我还想问下如果一条datapath延迟很小,比如reg的Q到D端没有任何逻辑,那么这种路径很容易出现hold违反,是不是这种违反应该在前端逻辑设计时就应该去检查它呢?

前端不检查hold,就算是有的话,如果是不合理的,就set false path,如果是真的,就留给后端修

哦,明白了,谢谢!

对,前端只看setup time, hold到后端修复的

前端是不是用DC综合来检查setup?

gq,请回避,有事当面说

对啊, 综合出来跑多快 就知道了, 就是max freq,

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top