多时钟设计的问题

我设计了一个模块，有2个时钟，一个时钟是fclk1，一个是fclk2；
fclk1频率是20MHZ，fclk2频率是200M。在逻辑中，fclk1是重要控制时钟，控制状态变化和控制信号等等。fclk2的用于对某些信号长度进行计数。
请问，那么在dc综合的时候，如何处理这两个时钟，如何设置约束。
creat_clock是否是对两个时钟都设置一遍?还有set_input_delay是否要对某个时钟进行设置?

可以一起设置，也可以分别设置，都不麻烦啊
[all-clocks] 一起设置， [get_clocksCLK1/2 ] 分别设置

我的意思是，dc在对多时钟的设计进行综合的时候，需要对设计约束做什么特殊的要求。
难道也普通设计一样?只要分别设置了，create_clock 就行了吗?还有，对于普通的io信号，set_input/output_delay，是针对什么时钟进行设置?

这要看FE的 spec 怎么说了，看2个时钟什么关系，
如果是有timing path的， 还是会影响综合的， 否则async 设下， 别浪费时间综合那种path，

要看2个时钟的关系，同步还是异步。
时钟间是否有path。io 约束也是类似，看是否会有时钟交互。

两个时钟是独立，没有时序关系，就是两个外部独立的时钟源。
所以我综合的时候就设置了两个时钟间的set_false_path

那就对了啊，
否则 就是有时序关系的