关于DC的面积 优化
时间：10-02
整理：3721RD
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如果是单独综合RTL模块，面积约7600多门
但如果做一个top层，例化RTL模块和一个MEMORY IP，综合此top层，RTL模块的面积达到9000门
什么原因导致综合优化效果变差了呢?
但如果做一个top层，例化RTL模块和一个MEMORY IP，综合此top层，RTL模块的面积达到9000门
什么原因导致综合优化效果变差了呢?
I/O drive strength?
boundary optimization?