请教各位达人，关于Calibre LVS时Port number的问题

小弟最近用Calibre做LVS，遇到source和layout的port number不match的情况，下面是lvs report。布线用的是SOC encounter 7.1
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##C A L I B R ES Y S T E M##
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##L V SR E P O R T##
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OVERALL COMPARISON RESULTS
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##INCORRECT#
# ###
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Error:Different numbers of ports.
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CELLSUMMARY
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ResultLayoutSource
------------------------------------
INCORRECTshiftinshiftin
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LVS PARAMETERS
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o LVS Setup:
LVS COMPONENT TYPE PROPERTYelement
LVS COMPONENT SUBTYPE PROPERTYmodel
LVS PIN NAME PROPERTYphy_pin
LVS POWER NAME"VDD"
LVS GROUND NAME"VSS"
LVS CELL SUPPLYNO
LVS RECOGNIZE GATESALL
LVS IGNORE PORTSNO
LVS CHECK PORT NAMESYES
LVS IGNORE TRIVIAL NAMED PORTSNO
LVS BUILTIN DEVICE PIN SWAPNO
LVS ALL CAPACITOR PINS SWAPPABLENO
LVS DISCARD PINS BY DEVICENO
LVS SOFT SUBSTRATE PINSNO
LVS INJECT LOGICNO
LVS EXPAND UNBALANCED CELLSYES
LVS EXPAND SEED PROMOTIONSNO
LVS PRESERVE PARAMETERIZED CELLSNO
LVS GLOBALS ARE PORTSYES
LVS REVERSE WLNO
LVS SPICE PREFER PINSNO
LVS SPICE SLASH IS SPACEYES
LVS SPICE ALLOW FLOATING PINSYES
LVS SPICE ALLOW INLINE PARAMETERSUNSPECIFIED
LVS SPICE ALLOW UNQUOTED STRINGSNO
LVS SPICE CONDITIONAL LDDNO
LVS SPICE CULL PRIMITIVE SUBCIRCUITSNO
LVS SPICE IMPLIED MOS AREANO
// LVS SPICE MULTIPLIER NAME
LVS SPICE OVERRIDE GLOBALSNO
LVS SPICE REDEFINE PARAMNO
LVS SPICE REPLICATE DEVICESNO
LVS SPICE STRICT WLNO
// LVS SPICE OPTION
LVS STRICT SUBTYPESNO
LAYOUT CASENO
SOURCE CASENO
LVS COMPARE CASENO
LVS DOWNCASE DEVICENO
LVS REPORT MAXIMUM50
LVS PROPERTY RESOLUTION MAXIMUMALL
// LVS SIGNATURE MAXIMUM
LVS FILTER UNUSED OPTIONAC AD AF AG C F G RC RE RG YB ZC ZD
// LVS REPORT OPTION
LVS REPORT UNITSYES
// LVS NON USER NAME PORT
// LVS NON USER NAME NET
// LVS NON USER NAME INSTANCE
CELL COMPARISON RESULTS ( TOP LEVEL )
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# ###
##INCORRECT#
# ###
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Error:Different numbers of ports (see below).
LAYOUT CELL NAME:shiftin
SOURCE CELL NAME:shiftin
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INITIAL NUMBERS OF OBJECTS
--------------------------
LayoutSourceComponent Type
--------------------------
Ports:3838
Nets:550551*
Instances:481481MN (4 pins)
481481MP (4 pins)
------------
Total Inst:962962
NUMBERS OF OBJECTS AFTER TRANSFORMATION
---------------------------------------
LayoutSourceComponent Type
--------------------------
Ports:3837*
Nets:262262
Instances:193193INV (2 pins)
9696SDW2 (3 pins)
3232SDW3 (4 pins)
9696SUP2 (3 pins)
3232SPUP_2_1 (4 pins)
------------
Total Inst:449449
* = Number of objects in layout different from number in source.
**************************************************************************************************************
INCORRECT OBJECTS
**************************************************************************************************************
LEGEND:
-------
ne= Naming Error (same layout name found in source
circuit, but object was matched otherwise).
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INCORRECT PORTS
DISC#LAYOUT NAMESOURCE NAME
**************************************************************************************************************
1N2 on net: N2** missing port **
**************************************************************************************************************
INFORMATION AND WARNINGS
**************************************************************************************************************
MatchedMatchedUnmatchedUnmatchedComponent
LayoutSourceLayoutSourceType
-----------------------------------------
Ports:373710
Nets:26226200
Instances:19319300INV
969600SDW2
323200SDW3
969600SUP2
323200SPUP_2_1
--------------------------------
Total Inst:44944900
o Statistics:
1 passthrough source net was deleted.
o Layout Names That Are Missing In The Source:
Ports:N2
o Initial Correspondence Points:
Ports:VDD VSS RESET_SHIFT CLOCK Q[1] Q[29] Q[27] Q[0] Q[26] Q[30] Q[6] Q[2] Q[23]
Q[8] Q[13] Q[16] Q[21] Q[5] IN Q[31] Q[25] Q[4] Q[7] Q[24] Q[28] Q[3] Q[10]
Q[14] Q[17] Q[22] Q[20] Q[9] Q[19] Q[12] Q[15] Q[18] Q[11]
Nets:N2

里面不match的port N2在schematic上是内部连线，而layout上把它认成了port。
这个block是一个大block里面的一个小block，大的block在做LVS时也遇到了内部连线被认成外部port的问题，造成大的block的layout有几千个port，而schematic只有几十个。有大大说是block被flatten了，小弟把从encounter得到的GDS文件导入到Cadence Virtuoso时生成的Hierarchy Listing显示中间的层次都没有体现出来。所以小弟觉得可能是在encounter里面做layout时候block被flatten了，但是小弟基本上都是按tutorial来做的，不知道哪个地方设错了，导致flatten?
小弟刚接触数字后端不久，分析难免出错，不知道是不是其他原因导致，希望各位大大指点，小弟感激不尽！

Calibre是这样的，一个很小的错都能分析出大批的错误（包括电源地的问题），虽然有问题一定会报出来，但是单查还是有些困难的（报错的地方经常是被影响的，本身没问题），可以和Hercules等软件一起做，同时根据报错的类型等查看电路，保证了Instance数量相等后问题就不大了，一般都是粗心、端口导致的LVS错误

layoutpin name 是否多打 還是少打schmatic是否配合
o Statistics:
1 passthrough source net was deleted.
o Layout Names That Are Missing In The Source:
Ports:N2

问题出在“port N2”上，你仔细查看一下你的版图

你的网表是用.v转的么?如果是那你的.v就是flatten的

看下，呵呵，路过！

4# MATY
同意楼上，可能就是标打多了，自动认成端口了。
不过还是建议好好检查一下该部分版图

可以在calibre的LVS option里面选上ignore pin的那项，具体的记不清楚了

我也遇到与小编同样的问题，还没有解决呢。痛苦中！

good stuff