请问65nm工艺线延迟和门延迟大概占总延迟的多少呢
时间：10-02
整理：3721RD
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我想知道假如我希望设计能够达到500Mhz，那么在做综合时，我的时钟频率应该设置到多少比较合理呢，现在我的关键路径是1.2ns，不知道可不可以。
在40nm的工艺，一个buffer 12可以驱动大概200 micron的距离， Cell Delay + Net Delay 大约是40ps. 在65nm的估计Delay会大些。
1.2nm估计能驱动30级的Logic Level。
如果你的关键路径延迟是在最差情况下的，并且所有约束都合理，没有漏约束的情况，1.2ns的综合已经有0.8ns的冗余，已经很大了。跑500M没有问题。
我这65nm布线前后差别基本控制在了30%，你的可以了