关于 Veri_SMIC018_2.3的LVS问题
时间：10-02
整理：3721RD
点击：
我用 Veri_SMIC018_2.3 工艺 （0.18）做纯数字设计出现了一下的LVS问题，请高手帮帮忙。
我的设计是纯数字电路。PAD供电 VSSH VDDH
标准单元供电 GND VDD
其中 VSSH是pad电源的地，GND是标准单元的地。
从GDS文件抽取SP文件的时候，出现下面的warning,以至于后面的比较结果出现错误
----------------------------------
Stamping conflict in SCONNECT - Multiple source nets stamp one target net
Net GND is selected for stamping
Projected nets:VSSH
----------------------------------
在从GDS中抽取的SP文件中，因为把VSSH拒绝了，造成了芯片PAD环中应该连VSSH的地方，连成了GND。
造成结果不对。
请问大家碰到过这种情况吗》?应该从那里下手改正啊》?
是GND和VSSH短路了吧?
你这情况, 就是要让Standard cell的GND pin 连接到net VSSH 上面. 得在生成verilog netlist时带上PG的信息, 然后产生spice netlist时应该就连上了.
verilog netlist例子:
CELLA U1(.A(XX), .B(XX), .VDD(VDDH), .GND(VSSH));