讨论一个在ClockGating时候遇到的典型问题！

在我的设计里，内部主要工作时钟是在复位撤销之后才给出的。
我原来的设计期望，在复位撤销的时候，所有的触发器都被异步复位到确定的状态。
但是加入了ClockGating之后，出现了一个问题：
因为ClockGating的加入，导致了复位撤销的时候，时钟是不定态，从而导致了所有的触发器都在复位撤销的时候变成了不定态（Gate仿真的时候）。
我自己觉得，这个问题似乎和ClockGating的时候使用的Latch是没有复位端的Latch有关，不知道有没有大侠遇到过类似的问题，遇到过的给我指导下吧：）
我看所有的关于ClockGating的文档，都是以没有复位端的Latch来做Gating的，不知道可不可以采用带复位端的Latch做Gating，怎样做呢?

不懂，帮顶，赚钱，呵呵

I face same problem, somebody help ！

eetop上面有一个资料叫DC概论全总结的，在第七节就讲了gated clock 的处理方法，我看的不是很懂，你看看对你有帮助没有

thx！

谢谢大家的关注，关于这个问题，最终没有得到非常满意的结论。没有想明白为什么。
但是问题最终还是必须解决，因此我最终退了一步，对我的时钟复位逻辑进行了一点点修改。
前面说过，在我的设计里，内部主要工作时钟是在复位撤销之后才给出的。我做的修改，是在复位撤销之前，给内部主要工作时钟送出了一个脉冲，其它方面完全没有变，结果问题就这样解决了。
我想其他同志如果采用和我最初一样的时钟复位电路的话，一定也会遇到同样的问题的，希望他疑惑的时候能够找到这个帖子，并把自己的理解补充进来 ；）

没有具体电路，不好分析，我想应该是你门控单元没做好的原因，现在大部分工艺厂里单元库都有做好的门控单元。

因为ClockGating的加入，导致了复位撤销的时候，时钟是不定态?
不知道这个时钟的不定态是怎么产生的?是latch的en端为不定态?还是说latch的en端跟D端都是OK的，输出为不定态啊? 还是其他的原因啊！如果是en端不定可以往上追一下，如果Q端为不定，那就是时序的问题了！
也不是很清楚，上面是自己的一点看法

学习中啊