如何使用RAM自动布局布线（急）

我目前正在使用SE做自动布局布线，但工艺厂只提供了RAM的GDS文件，没有LEF和TLF文件，如何将RAM导入SE和别的cell一起自动布局布线啊?我尝试将RAM当作block，但是SE提示没有BLOCK的时序信息，不能导出verilog文件，没有Verilog文件就不能后仿真，请教大家因该怎么办啊 ?
谢谢

同问?

应该是吧RAM当做block来处理吧，gds 可以转换成版图，版图通过abstract产生lef文件，再在你的.V文件中定义你的RAM模块

但是没有RAM的tlf文件啊，我试过当做block，但是SE不能导出verilog网表，提示说RAM没有时序信息，比较郁闷?