紧急求助！ digital design 扁平网表问题！

恳请大家帮助，急需思路。
问题如下。假设hierarchically设计一个10M cell 的数字电路，用到了100个standard cell，也即只用到了100个timing-model。
现在post-extraction之后，假设电子的mobility变化了导致设计不再是hierarchical 设计，spice生成了扁平网表。这样相当于hierarchical设计的优势没了，电路模拟时间变长，产生的数据量增大。
请问有什么解决办法，如何改善。

没听懂,怎么会变成扁平的了呢?

我也没听懂耶！