post-layout simulation problem

各位大侠：
我现在做一个纯数字电路的设计，Astro做了自动布局布线，结果有一些DRC、LVS错误，然后通过Cadence的Layout Editor结合Calibre修改了所有的DRC、LVS错误，但是为了保证时序正确，我想做最终版图的时序验证，不知道改如何做?

顶一个！

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