Formality中碰到的问题

请问大侠们，我用formality做RTL和综合后netlist的对比，最后显示的结果是verification succeeded。但是我看log当中会有Failed。里面显示的是：
can't uniquiry,designs are not the identical，也有can't ununiquiry,designs are not the identical，这些是什么原因呢?为什么有failed，还会verificaiton succeeded呢?

你的设计中存在某个模块被多次例化的情况没有解决, formality success的结果是针对你前面已经matched 的compare points 所做的,所以在verify之前,要保证你的设计中没有unmatched的点再做verify

多谢你的回答，呵呵
但是我match过了，除了那些是常数的寄存器综合后被remove掉的，显示unmatch，其他都match通过，但是这些应该不影响Verify吧?因为我装入了.svf。
unmatch unread倒是有些点，会不会和unmatch unread的点有关系呢?但是这些点是不影响输出结果所以才unread的呀?