setup timing 与hold timing修复问题

急切求助啊！
大侠们帮帮忙啊！在这里先谢谢了啊！

就我现在知道，要么floorplan不好，要么本身电路时序不过，可以跑SVP看看，时序通不通

谢谢指点！我试试看

太多可能性
1,是ic还是fpga?
2,cts skew?
3,synthesis 的wireload model?
4,worst-path 的gate-delay vs wire delay?
5, why hold issue?

budong

这个论坛上有很多关于sta，特别时hold time 和set uptime的

试试修改ｆｌｏｏｒｐｌａｎ吧！

加margin再修

如果数量不大的话，手工修，家delay cell

setup time为负值显然是不行的。
建议改一下初始的Floorplanning再跑优化
如果比较简单的电路部分手工进行调整

看小编描述是不是FPGA设计呢? FPGA布线资源是不是太紧张了?
如果设计上加入流水来把信号打几拍是不是可行?

setup time violation不知道后端工具会怎么修
hold time violation需要很好地控制skew，200ps以内应该没问题吧

問前端開的setup time constraint 是否合理 ?

Floorplan
还有工艺问题，
WLM是否准确?
等等

应该是布线资源太少了吧

You should have more margin when you were doing DC synthsis

ＳＶＰ是什么?　　呵呵　　不好意思　　

最好看一下报告，具体分析。

提问太笼统了，
配线后Setup出问题，首先要检查SDC文件内的Uncertainty是否过严，与系统及前端设计人员确认可否缓和
其次检查版图上的配线拥挤程度，是否配线资源过少造成大量的迂回配线。
再有在Floorplan的阶段要对已知的时序要求严的路径做强制配线。
如果个数较少，可以追踪STA的解析报告，找出路径上驱动能力弱元件，增大驱动能力。

如果是做完cts global route
timing都还好 那应该不是约束的问题
只是detail route后有setup violation
建议看看出现violation的timing report
在比较最近一个正常的timingreport
查看相同路径。
应该是绕线的问题
可以在版图里面看看引起violation的net 是如何走线的

以上两个回答本版奖励！

真与EDACN不是一个档次的

hao dong xihao dong xi
hao dong xihao dong xi

实在不行只好重新综合了啊

EDACN怎么了?

有可能没有忽略clock uncertainty
有可能没有忽略clock uncertainty
可以发个timing path 上来看看。

如果之前place，cts之后都已经把setup　修掉了，那不一定要改fp啊．
先看下route后的具体timing报告，如果只是工具不能自动修的话，那看下报告，可能话手动修改好了啊．
实在不行，再重新调下cts吧．

虽然不懂，也要支持一下