一个诡异的现象 calibre 做lvs到底是什么原理？
第一次听layout netlist。长见识了。 layoutVSschematic
你的尝试挺有意思 layout的netlist 和 schematic的netlist格式是不同的 你直接用calibre 比较应该会有问题吧
用calibre可以从layout中导出一个sp文件，这个文件可以当做cdl用，当然也可以把这个文件转成schematic，但是前提是要保证之前的layout与cdl是一致的，否则不知道你这么做的意义是什么。
我其实是想抽RC参数，用calibre+starrc的flow，只用lvs做完，才能用starrc来抽，但是因为没有cdl，所以才想到用这个方式。我现在尝试了另外一个gds（这个有配套的cdl），然后用calibre -flatten-spice 抽出来layout netlist，和原始cdl来比，这两个网表不一致，是不是在lvs 比较的过程中并不是简单的两个网表在比较?
我其实是想抽RC参数，用calibre+starrc的flow，只用lvs做完，才能用starrc来抽，但是因为没有cdl，所以才想到用这个方式。您刚才说这两个netlist 的格式不同是指?我看都是SPICE格式，还是说在lvs compare 这一步的时候对这两种netlist处理方式不同? 在lvs log中，读入source 和 layout 之后，会有transform这一步，layout中的net 和 instance 数量就又不一样了，这一步又是干嘛的?
同意你的说法
我也試過 LVS 應該 OK , 先手寫一個 inv 的 netlist
讓 layout 去 比對 , 抓出 layout.sp 後 改一下 片頭片尾pin name
再用這個 netlist 來做 lvs 應該 OK
我现在拿了一个小的gds来做实验，这个有cdl可以做对比，cdl和gds的lvs是可以过的。然后用-flatten的方式抽出layout.sp，但是发现抽出来的layout.sp 和原始cdl并不一致，layout.sp会多出很多二极管，再拿这个layout.sp去做lvs，依然不过。
LVS抽取layout网表的时候会抽取出来许多寄生的diode，一般抽取的网表做LVS会OK，不太清楚为什么还不过。感觉抽取RC的时候不需要比对LVS，只需要把LVS文件中设为CCI flow，把RC的开关打开就可以，做LVS比对只是保证你的layout和schematic是一致的，还是需要抽出来的网表来做RC。这个可以问一下mentor的人
不用另外抽 , gds 和 cdl 做 LVS 時就會產生了 , 用那個試試
的确是因为那些寄生的PODE device而导致的lvs不成功，我把layout netlist 里面的这些device给删掉，就可以过lvs了
因为那些寄生的PODE device而导致的lvs不成功，我把layout netlist 里面的这些device给删掉，就可以过lvs了
“把LVS文件中设为CCI flow，把RC的开关打开就可以”（1）这个设为CCI flow,是指把lvs runset里面的 MASK SVDB DIRECTORY “../SVDB” QUERY 语句后面都加上 QUERY CCI 吗?（2）把RC的开关打开是指?
是的，把RC开关打开，一般lvs文件中会有一个设置RC的开关，打开这个会多抽很多参数，不打开一般只比对LVS，参数会少一部分，但速度会快。
真是恭喜了
layout tools是靠定义
如
poly 跨过 od 就当 mos .
poly 跨 Rdummy 当 hi-Res 电阻
所以如果没 原 schematic 下就直接抽 RC + netlist .
如果没有定义RC , 一般LVS 就是 比 schematic netlist跟 layout 对不对 .
做 PEx (lpe) 就须要把 rule fileR , C 带入抽出 post-simulation 的netlist .
如果没有schematic 本来netlist ,那只能直接抽 .
有些先进工艺还可以对 gds 抽 3d model . 一般说抽 RC 不外 R , R +lump C , R+C-to C
抽出来都是 平坦话电路很难认 . 跟频的可能连 metal 跟 metal 间都须要考虑就会抽 3D .
特别有些跑 Ghz . 还有电感
Reverse 还有一类是拍图 , 用图片先宣告 mos 那些区
reverse 不过都须要人工修而且netlist 很怪 .
把那个RC true打开直接抽就好了不用走LVS那一步
另外你出现的这个问题我估计是layout上根本没有pin 或者label，自然会有一些奇葩问题。
这么做没意义