cadence layout XL 能做到 auto analog layout ？

那和 encounter 有什么差别?

encounter 是那類 tool ?
一般 DIGITAL circuit 都是用 standard cell , verilog netlist in
=> auto place routing ..
但是 analog circuit 沒有 standard cell , 更沒有 定 cell pin_out .
一般 standard cell 會做 lef file (不同TOOL 不同層 ) ,
會宣告 cell 上那邊可跨過線 , 那邊不能.
analog layout 就限制很多, 不過 analog design 與常用一堆 logic ..全考 fully layout 很花時間.
特別現在 circuit 複雜度變高 logic gate 會變多, 但是 又因此 logic gate 不會太大,
跟本不可能去用 APR tool .
SOC chip 光 logic gate 可能 2000 ~5000 gate count .
但 fully analog 可能是幾百..

layout GXL和XL 是差在那邊?

encounter和ＸＬ　那根本不同　XL显然只能帮你调出与电路中相同的版图器件并不能自动连线．

自动连线是可以做到的,但可能不尽如人意.

自动连线是可以做到的,但可能不尽如人意
=> how to ?
我是RD 想TRY 下 auto fully layout , 如smalldigital block 用 auto routing 應該還好,

模拟版图需要人工画是有原因的，layoutxl都干了，那就不少人失业了，呵呵

应该是可以，只要你的脚本足够好

也不至于吧，数字PR，够智能吧，不还是需要人嘛

现在不少软件都支持analog routing，只是效果没有那么好罢了，但是对于速度的提高也很有帮助了，随着EDA的发展，越来越多人失业是在所难免的，唯有的办法就是做那个不被tool淘汰的人了~

现在不少软件都支持analog routing，只是效果没有那么好罢了
=> 那邊有教程?
ledit 也聽說有 schematic driven ..
因為 leditwindows OS 可跑.

我不认同您的看法，我试过用工具做的analog layout，如果稍微要求严格的layout，都难得到要求，至少现在的工具是不能达到的。但是有一个好处，先用工具做了，然后人工修改，可以节省不少时间。

呵呵，我的意思现在目前的工具还没那么智能，但是确实已经可以帮忙提高效率、节约时间了，astro刚出来还不一样是各种蹩脚，但是现在发展到icc，越来越好用，但还是不会完全替代人，还是需要有经验的后端工程师来使用它。悲观点看，tool越来越强大，很多人被更高级的tool替代是早晚的事，包括analog layout，当然不意味着不需要修正，到时候可能是一个非常熟悉电路/制程/ESD方面的layout就能做许多人的事情。

你们说的都有道理！

是需要人，但是需要的人数可能减少。需要的更有经验的人。你想以前用纸和笔画版图，一个片子要花多长时间，要多少人。有了工具之后了?从这个你就可以推算出将来了。但是还有一点就是，现在做的东西也比以前多多了，更新也快多了。

ledit好像开发一段时间auto analog layout了，不过好像没几家用它来做版图的。
layout xl的话，我没用过。之前用的是laker L3，他家的有类似pdk的ADP 套件，可以实现schematic driven的，而且analog内部的digital block用auto router的话很方便，面积与手动布的几乎一样，至于analog方面，mos、电阻的matching很方便，会有一个窗框，让你选择matching 排列方式，还有跟layout xl一样的fly net功能，选中cell，会自动提示与四周的连线等。总体而言，效率提升的还蛮多的，连完线，lvs基本就过了，美中不足的是analog部分要是auto route的话，大部分还是要自己手动修改。

tang sir, 学习了，谢谢！

学习！

即使auto routing的话，也需要大量人工，万一auto的不好，还不如自己手画，所以目前来看还是老老实实先手画，如果项目紧的话。不紧的话就随便玩~