MOS管上的gate可以打孔么？

沟道上打孔 DRC 会报错吧

在里面打 不就 把POLY 跟ACTIVE 接起来了?

就是在active上的大块gate上打，但我也是觉得好像是会形成沟道哈

好像是的，active gate contact metal重合在一起确实会把active和gate连接在一起

首先解释一下一个误区，一般的工艺TSMC，SMIC，CSMC等等是不允许在active区域和poly交叠区域打polyCT孔的，即沟道形成区域打孔，因为这样会把active和栅极短接，造成短路 ，但是在一些特殊的工艺线中会存在poly CT打到active区域，他们中间会有一层阻挡层，为了节省面积和节约成本，他们会加一层阻挡，让二者不产生连接性，我现在用的就是这样的

你这个想法很大胆哦。

你试试ct打在中间位置，DRC和LVS的时候有惊喜~

肯定短路

先确定你的工艺，一些常用的工艺如CSMC，SMIC，TSMC等这样打孔肯定会出现POLY和ACTIVE短路的情况，并且DRC LVS肯定报错，但是在一些特殊工艺线还真就存在这种POLY孔放置于active内部的情况，并且不会造成短路，DRC LVS也不出现问题，是因为这种工艺线在POLY与active中间有做了一层隔离层（阻挡层），为了减少面积节约成本，还真的可以这样做，本人现在用的工艺就支持这种情况！

这是严格禁止的

某些工艺确实支持这样的做法，增加了阻挡层

不是所有工艺都是禁止的

感谢大神回帖，get了新技能，开心，赞！

我现在也看到一个这样的照片，百思不得其解，现在懂了，谢谢但还是想问一下，是nmos和pmos的gate上都允许打cont吗?可以为什么只有一两个管子是这样画的，其它管子还是伸出来在poly上打孔，这样不是没有省到面积吗?能弱弱地问一下是哪家工艺这么牛吗

看工藝決定可不可以,如果DRC , LVS 報錯,就不行！

是的，NMOS PMOS gate都可以打孔，但是只在特定区域才这么做，那个区域集成度相当高，其他区域还是在active外打poly ct，因为会减少成本，至于工艺线不好明说，涉及到专利的

好的，非常感谢！

这要看工艺，只要在poly和diff中间加一层隔离层就可以

请教下在里面打孔为什么会把gate和active连起来呢，active在poly下面，contact在poly上面，poly和active之间还有栅氧隔开的，怎么会连在一起?

请问一下为什么CT在poly上面，那active在mos源漏处的CT怎么解释?但是有一点可以确定，poly CT确实可以打在active内，前提是有隔离层

16nm工艺下是可以的。

像这种可以打孔的工艺,在上面打孔,会不会影响器件的性能?

不会的，甚至pdk里面就有这种做法。但在16nm工艺其实不是打孔，它在via0和poly、OD间多了一层layer，这个layer是可以放在poly的任何位置的。但一般只用在stdcell上。

因为有制作顺序啊，先有active 然后做栅，然后注入，再然后才是做contact，所以做contact 的时候栅已经在下面了，这个时候源漏上面并没有东西挡住所以contact 可以把源漏接出来，不对吗?

是啊，但还会影响栅的开启电压

我也是觉得会影响到管子的性能什么的，但是那个连接就不是很能理解了

一般是不允许的，就算你打孔了也会有DRC 和LVS错误。因为你的管子很大，建议你在poly两侧打孔，用metal连接起来。可以减小RC充电时间。