Cadence IC layout hot nwell 问题

请教各位大神一个问题：
做元件设计DRC检查后显示 hot nwell, 我将工厂提供的元件库也做相同的DRC也显示 hot nwell。
解决这个问题，是否是要在做component时依靠将nwell 连接到高电势解决?
谢谢各位

hotwell一般都是根据里面的pmos管子定电位，不要盲目的将它连接到高电位，那是不对的，根据电路来，最好是和电路设计去沟通确认一下

看不懂你的問題 hot well 就 hot well
確定是這樣 就 忽略這個 DRC

同一三楼，出现hotnw确认不会forward或者latch就好，没必要必须解掉，只要不是floating nw。

谢谢回复