顶层短接下层被调用的模块的PIN，calibre报短路的解决方法

请教个问题：
用calibre跑LVS，设计是这样子的：
ＴＯＰ１包含Ａ，Ｂ模块
Ａ，B各有一ＰＯＲＴ在顶层连一起了
ｃａｌｉｂｒｅ　　ｈｉｅｒ跑报这两ＰＯＲＴｓｈｏｒｔ，ｆｌａｔ跑没问题
版图上Ａ是Ｌ形，B是嵌在Ａ的空处，估计ｃａｌｉｂｒｅ分层是出点小问题了
之前都是用HCELL来解决，这会不灵了
大家遇到这个问题怎么解决?

人工检查确认可以忽略就忽略了吧，
改太多的验证选项，小心一些特殊连接进行误报，或者一些错误报不出来。
AI 智能目前还取代不了人类

之前也遇到过, calibre bug. 如果非要想用和hcell 验证, 找designer 把A,B 再包成一个cell,(从design 解决hierarchy issue) 看看这样子能不能解掉.